SK하이닉스가 네이처 일렉트로닉스에 낸 CPO 로드맵

SK하이닉스가 공동패키지광학(CPO) 기술 청사진을 담은 논문을 학술지 네이처 일렉트로닉스에 게재했다고 8월 20일 밝혔다. 논문 제목은 “Co-packaged optics for high-performance computing and artificial intelligence”.

사실

교신저자: 홍승훈 SK하이닉스 AI 인프라 담당 팀장, 이규상 미국 버지니아대(UVA) 전기컴퓨터공학과 교수
공동연구: 일리노이대 어바나-샴페인(UIUC), 난양공대(NTU), MIT, 연세대
CPO란: 빛으로 신호를 보내는 광학(실리콘 포토닉스) 칩과 고성능 전자 칩을 하나의 패키지로 통합하는 패키징 기술. 긴 전기 배선 대신 광 송수신기를 프로세서와 같은 패키지에 넣는다.
제시된 성능 목표: 노드별 100Tb/s 이상 대역폭, 1pJ/bit 미만 전송 에너지, 칩 간 지연 10ns 미만
발전 경로: 2D 패키징 → 2.5D 인터포저 → 3D 이종집적
장기 방향: 광 인터포저로 메모리와 프로세서를 직접 잇는 ‘옵틱스 중심(Optics-Centric)’ 구조. 여러 가속기가 하나의 메모리 풀을 공유한다.

문제가 무엇인가

논문이 지목한 것은 대역폭 장벽(Bandwidth Wall) 이다. 숫자가 문제를 그대로 보여준다.

	2년당 증가
하드웨어 연산 성능	약 3배
인터커넥트 대역폭	약 1.4배

대표 이미지의 도표가 이 두 값을 6년으로 늘려 본 것이다. 연산이 27배가 되는 동안 연결은 2.7배에 머문다. 격차가 곱셈으로 벌어진다.

이규상 교수의 설명이 핵심을 짚는다. “연산 칩 성능이 향상돼도 칩 사이 데이터 이동 능력이 이를 따라가지 못하면 시스템 전체 성능은 올라가지 않는다.”

기존 구리 배선은 거리가 길어질수록 신호 왜곡과 감쇄가 커지고, 이를 보정하는 회로를 붙이면 전력·발열·지연이 함께 늘어난다. HBM이 가속기 패키지 안의 병목은 줄였지만, 수천 개 GPU가 묶인 초대형 클러스터에서는 시스템 사이의 병목이 새로 생겼다.

해석

경쟁의 단위가 칩에서 시스템으로 옮겨간다. HBM 경쟁은 “메모리를 얼마나 빠르게 쌓는가”였다. CPO는 “메모리와 프로세서를 어떻게 잇는가”다. 메모리 회사가 인터커넥트 로드맵을 논문으로 내놓았다는 사실 자체가 이 이동을 보여준다.

논문이 홍보물이 아닌 이유. 목표 수치(100Tb/s, 1pJ/bit, 10ns)를 못 박았다는 점이 중요하다. 숫자를 공개하면 나중에 검증받는다. 로드맵을 발표하는 방식 중 가장 되돌리기 어려운 형태를 택했다.

같은 회사, 같은 날의 두 소식. 어제 40조원 자사주 소각을 발표한 회사가 다음 날 광 인터커넥트 논문을 낸다. 오늘 시황 기록에서 이 종목이 지수를 방어한 배경에는 환원 규모만 있는 것이 아닐 수 있다.

아직 확인되지 않은 것

목표 수치의 달성 시점. 논문은 경로를 제시했을 뿐 일정은 아니다.
3D 이종집적의 상용화 과제 — 수율과 발열이 어디까지 해결됐는지.
광 인터커넥트 자체가 “산업화 초입 단계”라는 것이 저자들의 평가다. 저전력 광소자 집적과 프로토콜이 남은 숙제로 언급됐다.

출처